在芯片的设计中，工艺发展趋向于越来越精微，所有器件原件等都会越来越微小。但是在这个过程中，有一些器件可能因为相隔的距离太近，而对彼此产生了一些影响，这些影响可大可小不容忽视，其连带产生一些状况，经过分析归纳被称为某某效应。
在设计过程中，需要时刻注意预防出现各种效应，因为一旦出现严重的会直接导致芯片烧毁。千万不要一失足成千古恨！那么我们就先挑几个重要的给大家讲一讲。
第一篇要讲的就是，你不可不知的——Latch up!
定义：
Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路。
Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流。
随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大。
Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一。
原理分析
闩锁效应（latch up）指的是在CMOS电路中在电源VDD和地线GND之间由于寄生的PNP和NPN相互影响可能会产生的一条低阻抗通路，使VDD和GND之间产生大的电流，从而产生一种不可恢复的状态。根据闩锁的严重程度，集成电路可能被永久性的损坏，或者只有在电源彻底切断后才有可能恢复。随着IC制造工艺的发展，集成度越来越高，产生latch up的可能性会越来越高。
Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell是nwell的寄生电阻；Rsub是substrate电阻。
以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生。当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，VDD至GND（VSS）间形成低抗通路，Latch up由此而产生。
芯片一开始工作时VDD变化导致nwell和P substrate间寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起Latch up。
• 当I/O的信号变化超出VDD-GND（VSS）的范围时，有大电流在芯片中产生，也会导致SCR的触发。
• ESD静电加压，可能会从保护电路中引入少量带电载子到well或substrate中，也会引起SCR的触发。
• 当很多的驱动器同时动作，负载过大使power和gnd突然变化，也有可能打开SCR的一个BJT。
• Well 侧面漏电流过大。
防止 Latch up 的方法
在基体（substrate)上改变金属的掺杂，降低BJT的增益
• 避免source和drain的正向偏压
• 增加一个轻掺杂的layer在重掺杂的基体上，阻止侧面电流从垂直BJT到低阻基体上的通路
• 使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos 并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止栽子到达BJT的基极。如果可能，可再增加两圈ring。
• Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub的阻值。
• 使nmos尽量靠近GND，pmos尽量靠近VDD,保持足够的距离在
pmos 和nmos之间以降低引发SCR的可能
• 除在I/O处需采取防Latch up的措施外，凡接I/O的内部mos 也应圈
guard ring。
• I/O处尽量不使用pmos(nwell)
当无外界干扰未引起触发时，两个BJT处于 截止状态,集电极电流是C-B反向漏电流构成, 电流增益非常小，此时latch up不会产生。
当一个BJT集电极电流受外部干扰突然增 加到一定值时，会反馈至另外一个BJT，从而 使两个BJT因触发而导通，VDD至GND间形成低阻通路，Latch up由此产生。 只要两个BJT中任一个导通，闩锁就会发生。由一个BJT产生的电流会使另一个BJT导通，因而电路就会产生正反馈环。
Latch up产生原因
1 ：芯片一开始工作时，VDD变化导致Nwell和Psub间的寄生电容中产生足够 的电流(I=C*dV/dt)。当VDD变化率大到一定程度，将会引起Latch up。
2：当I/O的信号变换超过VDD-GND的 范围时，将会有大电流在芯片中产生，也会导致SCR的触发。
3：ESD静电加压，可能会从保护电路中引入少量带电载流子到阱或衬底中，也会引起SCR的触发。
4: 当许多驱动器同时动作，负载过大使VDD 或GND突然变化，也有可能打开SCR的一 个BJT，从而反馈至另一个BJT，从而导 致Latch up。
5(1)：阱侧面漏电流过大，也有可能会引起闩锁。
5(2)：阱侧面漏电流过大，漏电流通过Q2流向GND,
Q2的基区注入电流
则Q1的CE电流等于Q2的基区电流，则Q1的基区电流
则Q1的BE结电压 VBE1 = b b 1 2 R well I漏 所以漏电流大过大，会导致寄生PNP管导通，产生闩锁效应。
防止闩锁的方法
方法1： 使用重掺杂衬底，降低Rsub值，减小反馈环路增益。
方法2： 使用轻掺杂外延层，防止侧向 漏电流从纵向PNP到低阻衬底的通路。
方法3 (1):
增加Rs2和Rw2或者减小Rwell和Rsub可以增加电路的保持电压Vhold。
防止闩锁的方法3 (2):使NMOS和PMOS保持足够的间距来降低引发SCR的可能。
Sub接触孔和Well接触孔应尽量靠近源区。以降低Rwell 和Rsub的阻值。
方法4：使用使用隔离槽
方法5(1)：
防止闩锁的方法5（2）使用Guardring：
1.多子GuardRing ： P+ Ring环绕NMOS并接GND； N+ Ring环接PMOS并接VDD。使用多子保护环可以降 低Rwell和Rsub的阻值，且可以阻止多数载流子到基极。
2.少子GuardRing ： 制作在N阱中的N+ Ring环绕NMOS并接VDD; P+ Ring环绕PMOS并接GND。 使用少子保护环可以减少因为少子注入到阱或衬底引发的闩锁。
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在芯片的设计中，工艺发展趋向于越来越精微，所有器件原件等都会越来越微小。但是在这个过程中，有一些器件可能因为相隔的距离太近，而对彼此产生了一些影响，这些影响可大可小不容忽视，其连带产生一些状况，经过分析归纳被称为某某效应。
在设计过程中，需要时刻注意预防出现各种效应，因为一旦出现严重的会直接导致芯片烧毁。千万不要一失足成千古恨！那么我们就先挑几个重要的给大家讲一讲。
第一篇要讲的就是，你不可不知的——Latch up!
定义：
Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路。
Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流。
随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大。
Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一。
原理分析
闩锁效应（latch up）指的是在CMOS电路中在电源VDD和地线GND之间由于寄生的PNP和NPN相互影响可能会产生的一条低阻抗通路，使VDD和GND之间产生大的电流，从而产生一种不可恢复的状态。根据闩锁的严重程度，集成电路可能被永久性的损坏，或者只有在电源彻底切断后才有可能恢复。随着IC制造工艺的发展，集成度越来越高，产生latch up的可能性会越来越高。
Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell是nwell的寄生电阻；Rsub是substrate电阻。
以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生。当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，VDD至GND（VSS）间形成低抗通路，Latch up由此而产生。
芯片一开始工作时VDD变化导致nwell和P substrate间寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起Latch up。
• 当I/O的信号变化超出VDD-GND（VSS）的范围时，有大电流在芯片中产生，也会导致SCR的触发。
• ESD静电加压，可能会从保护电路中引入少量带电载子到well或substrate中，也会引起SCR的触发。
• 当很多的驱动器同时动作，负载过大使power和gnd突然变化，也有可能打开SCR的一个BJT。
• Well 侧面漏电流过大。
防止 Latch up 的方法
在基体（substrate)上改变金属的掺杂，降低BJT的增益
• 避免source和drain的正向偏压
• 增加一个轻掺杂的layer在重掺杂的基体上，阻止侧面电流从垂直BJT到低阻基体上的通路
• 使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos 并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止栽子到达BJT的基极。如果可能，可再增加两圈ring。
• Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub的阻值。
• 使nmos尽量靠近GND，pmos尽量靠近VDD,保持足够的距离在
pmos 和nmos之间以降低引发SCR的可能
• 除在I/O处需采取防Latch up的措施外，凡接I/O的内部mos 也应圈
guard ring。
• I/O处尽量不使用pmos(nwell)
当无外界干扰未引起触发时，两个BJT处于 截止状态,集电极电流是C-B反向漏电流构成, 电流增益非常小，此时latch up不会产生。
当一个BJT集电极电流受外部干扰突然增 加到一定值时，会反馈至另外一个BJT，从而 使两个BJT因触发而导通，VDD至GND间形成低阻通路，Latch up由此产生。 只要两个BJT中任一个导通，闩锁就会发生。由一个BJT产生的电流会使另一个BJT导通，因而电路就会产生正反馈环。
Latch up产生原因
1 ：芯片一开始工作时，VDD变化导致Nwell和Psub间的寄生电容中产生足够 的电流(I=C*dV/dt)。当VDD变化率大到一定程度，将会引起Latch up。
2：当I/O的信号变换超过VDD-GND的 范围时，将会有大电流在芯片中产生，也会导致SCR的触发。
3：ESD静电加压，可能会从保护电路中引入少量带电载流子到阱或衬底中，也会引起SCR的触发。
4: 当许多驱动器同时动作，负载过大使VDD 或GND突然变化，也有可能打开SCR的一 个BJT，从而反馈至另一个BJT，从而导 致Latch up。
5(1)：阱侧面漏电流过大，也有可能会引起闩锁。
5(2)：阱侧面漏电流过大，漏电流通过Q2流向GND,
Q2的基区注入电流
则Q1的CE电流等于Q2的基区电流，则Q1的基区电流
则Q1的BE结电压 VBE1 = b b 1 2 R well I漏 所以漏电流大过大，会导致寄生PNP管导通，产生闩锁效应。
防止闩锁的方法
方法1： 使用重掺杂衬底，降低Rsub值，减小反馈环路增益。
方法2： 使用轻掺杂外延层，防止侧向 漏电流从纵向PNP到低阻衬底的通路。
方法3 (1):
增加Rs2和Rw2或者减小Rwell和Rsub可以增加电路的保持电压Vhold。
防止闩锁的方法3 (2):使NMOS和PMOS保持足够的间距来降低引发SCR的可能。
Sub接触孔和Well接触孔应尽量靠近源区。以降低Rwell 和Rsub的阻值。
方法4：使用使用隔离槽
方法5(1)：
防止闩锁的方法5（2）使用Guardring：
1.多子GuardRing ： P+ Ring环绕NMOS并接GND； N+ Ring环接PMOS并接VDD。使用多子保护环可以降 低Rwell和Rsub的阻值，且可以阻止多数载流子到基极。
2.少子GuardRing ： 制作在N阱中的N+ Ring环绕NMOS并接VDD; P+ Ring环绕PMOS并接GND。 使用少子保护环可以减少因为少子注入到阱或衬底引发的闩锁。
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